Samsung dévoile la feuille de route de la prochaine génération de stockage : les performances du HBM5 sont deux fois supérieures à celles du HBM4E, les performances accélérées du zHBM sont multipliées par huit.

Samsung Electronics a dévoilé lors du SEMICON Taiwan 2026 la feuille de route technique détaillée de sa nouvelle génération de mémoires à large bande passante (HBM) et de ses prochaines architectures de stockage, couvrant plusieurs technologies de pointe telles que HBM5, zHBM et zNAND-O. Ces annonces révèlent l’ambition à long terme du géant coréen des mémoires pour le marché du stockage des infrastructures AI.

Jangseok Choi, vice-président de la planification des produits de mémoire chez Samsung, a déclaré lors de l’événement du 1er septembre que l’objectif pour HBM5 est d’atteindre deux fois la performance du HBM4E, tout en augmentant l’efficacité énergétique par watt de 20% et en réduisant la résistance thermique de 20%. Samsung avait déjà révélé certains progrès connexes lors du Hot Chips 2026 en août.

Samsung a également annoncé être en développement d’une toute nouvelle architecture, le zHBM, avec pour objectif d’atteindre 8 fois la performance du HBM4E, d’améliorer l’efficacité énergétique par watt par 3, et de réduire la résistance thermique de 75% à 90%.

Cette série d’innovations répond directement à la demande croissante de bande passante et de dissipation thermique des accélérateurs IA, et présente une référence essentielle pour la chaîne d’approvisionnement des puces AI et les investissements dans les infrastructures associées.

HBM5 : transition vers le 2nm, production de masse attendue en 2028

Selon les rapports, le HBM5 vise à doubler les performances du HBM4E, tout en réalisant des avancées notables en efficacité énergétique et en gestion thermique. Samsung portera le nœud de fabrication de la puce de base (base die) HBM5 du 4nm (utilisé pour HBM4 et HBM4E) à son propre nœud 2nm, marquant une étape cruciale pour la technologie HBM dans l’évolution des procédés de fabrication.

Concernant le nombre de couches empilées, Samsung prépare trois configurations DRAM de 12, 16 et 20 couches pour le HBM5, afin de répondre à différents besoins de capacité et de performance selon les applications. La production de masse interviendra après le HBM4E, autour de l’année 2028.

La réduction de 20% de la résistance thermique est particulièrement critique : avec la montée en puissance des accélérateurs AI, les capacités de dissipation thermique du HBM deviennent un goulot d’étranglement, et cette amélioration contribue à garantir la stabilité des systèmes de calcul haute performance.

zHBM : architecture disruptive, la mémoire empilée directement sur le processeur

Samsung présente le zHBM comme une toute nouvelle architecture par opposition à l’approche HBM traditionnelle. Au lieu de placer la mémoire à côté de l’accélérateur IA (xPU), le zHBM l’empile directement au-dessus du processeur, réduisant ainsi considérablement le chemin de transfert des données afin d’offrir une bande passante supérieure et une meilleure efficacité énergétique.

L’objectif de Samsung est de porter les performances du zHBM à 8 fois celles du HBM4E, avec une efficacité par watt triplée et une réduction de la résistance thermique de 75% à 90%. Si ce saut de performances est atteint, il constituera une avancée fondamentale sur la densité de bande passante et le rendement énergétique par rapport aux architectures HBM actuelles.

Le zHBM est attendu après 2029, s’inscrivant dans la stratégie de réserves technologiques à plus long terme de Samsung.

zNAND-O : vitesse proche de DRAM avec la densité du NAND

Dans le domaine des mémoires NAND, Samsung propose également une orientation technologique visionnaire. Le zNAND-O prévoit des échantillons dès 2028, avec l’objectif d’atteindre 10 fois la densité de la DRAM, tout en multipliant par 7 la bande passante de lecture et l’efficacité énergétique par rapport au NAND.

Cette technologie vise à répondre aux besoins croissants des applications d’IA générative et des grands modèles de langage (LLM), qui exigent à la fois « la rapidité de la DRAM et la capacité du NAND ». Avec la croissance rapide des modèles, le compromis actuel entre vitesse et capacité est l’un des principaux défis pour le rendement de l’entraînement et de l’inférence en IA.

Stratégie CUBE : capacité, utilisation, bande passante et efficacité en quatre axes

Lors du Memory Executive Summit, organisé en parallèle du SEMICON Taiwan 2026, Samsung a systématiquement présenté son cadre stratégique « CUBE ».

Jangseok Choi a indiqué que cette stratégie s’articule autour de quatre priorités clés : Capacité (Capacity), Utilisation (Utilization), Bande passante (Bandwidth) et Efficacité (Efficiency).

Sur le plan de la capacité, Samsung prévoit d’augmenter la densité mémoire verticalement, sans augmenter la surface occupée sur le circuit imprimé (PCB) ;

En matière d’utilisation, l’entreprise considère la valeur du stockage 3D au-delà du simple empilement de couches, en optimisant la disposition logique et mémoire pour réduire la latence ;

Pour la bande passante, Samsung prévoit de remplacer les chemins de données horizontaux par des canaux verticaux à haute vitesse, réduisant ainsi la distance entre les puces ;

Du côté de l’efficacité, la priorité est donnée à la gestion de la consommation énergétique et de la chaleur, afin de minimiser l’énergie nécessaire par bit transmis et de maximiser la performance par watt.

L’introduction du cadre CUBE signifie que Samsung vise à piloter le développement de ses futures mémoires selon une approche systémique et architecturale, plutôt que de se concentrer sur l’amélioration d’indicateurs isolés.